ESD試験・TLP測定

ラッチアップ（Latch-up）試験：過大な電流が流れ続けるラッチアップ現象に対する耐性を評価するための試験です。

ラッチアップ（Latch-up）試験

ラッチアップ（Latch-up）試験とは

CMOSデバイスは、構造上デバイス内部にバイポーラ型の寄生トランジスタ回路が構成され、それがサイリスタと同じ構成になることから、外来サージ等でトリガされるとこのサイリスタがターンオンし、過大な電流が流れ続けます。
ラッチアップ試験とは、この過大な電流が流れ続けるラッチアップ現象に対する耐性を評価するための試験です。

国内外の公的試験規格（表1）に準拠したラッチアップ試験をご提供します。
試験規格に関するご質問や、サンプル数に応じた試験プランの提案も承ります。
試験装置（図1）に必要な専用試験ボード（図2）の作製を承ります。
ラッチアップ用汎用試験ボードを70枚用意しております。
ボード作製にはソケットが必要です。ソケットが無い場合は、ソケットの注文から手配を承ります。
少ピン数デバイスの場合、専用試験ボードを作製せず、既存の試験ボードで代用するQuick Look試験（図5.1、5.2）も承ります。

表1．ラッチアップ試験規格

試験方法	準拠規格			主な試験条件
	日本	米国
	日本	一般	車載
パルス電流注入法 I-Test	ED4701／302A 試験方法306C	JESD 78E （2016）	AEC-Q100-004-Rev-D （2012）	パルス幅：10us～1s パルス印加数：単一極性1回試験周囲温度：室温又は最大動作保証温度
電源過電圧法 Supply Over Voltage Test	ED4701／302A 試験方法306C	JESD 78E （2016）	AEC-Q100-004-Rev-D （2012）	パルス幅：10us～1s パルス印加数：単一極性1回試験周囲温度：室温又は最大動作保証温度
コンデンサ放電法 C-Charge Test	EIAJ委員会内部資料 AB-6201（1987）	-	-	放電容量＝200pF、放電抵抗=0Ω パルス印加数：個別試験周囲温度：個別

ラッチアップ（Latch-up）対策

半導体デバイス設計において、ラッチアップ耐性の目標値未達となる場合があり、その原因としてはI/O端子直近内部回路のラッチアップが考えられます。OKIエンジニアリングでは、I/O端子の配線抵抗とガードリングの改良による対処をご提案いたします。

AEC-Q100規格準拠高温ラッチアップ（Latch-up）試験

高温ラッチアップ試験の例

ラッチアップは、一般に高温環境下でより一層起こりやすくなる傾向があります。米国の車載デバイス向け信頼性認証規格であるAEC-Q100では、ラッチアップ試験を最大動作保証温度で実施するように規定しており、日本国内でもAEC-Q100に準拠した高温環境下でのラッチアップ試験の要求が高まっています。
一般に高温になると配線抵抗は高くなることから、CMOS集積回路の（配線）レイアウトによっては電流が流れにくくなり、室温でラッチアップを起こしても高温状態では最大印加電圧規定によりクランプされてラッチアップが抑えられ、ラッチアップ耐性が高く見えてしまう場合があります。このようにラッチアップ試験結果には、実際にトリガ電流が流れた「I-TEST」（※1）とトリガ電流が流れる前にクランプ電圧に到達した「E-TEST」（※2）の2つのテスト結果が混在しますので、結果を適切に判断できる専門性が必要です。
OKIエンジニアリングでは、これらの専門性を有した技術者による高温ラッチアップ試験サービスをご提供いたします。

※1：I-TESTとは、電流トリガ試験です。
※2：E-TESTとは、電圧トリガ試験です。

マルチ電源デバイスのラッチアップ（Latch-up）試験

4電源系（最大印加電圧100V）までのマルチ電源デバイスの試験が可能
外部電源との併用によるハイパワーデバイスの試験が可能

ラッチアップ試験装置

設備一覧

マルチ電源デバイスのラッチアップ（Latch-up）試験
設備名	型名	製造者	主な仕様
マルチ電源デバイスラッチアップ（Latch-up）試験装置	M7000-EL	東京電子交易株式会社	パルス電流注入法、電源過電圧法最大電流・電圧：±1A , 10mA step、±100V , 50mV step パルス幅：1msec～1000msec 試験ピン数：512（512ピン超はボード配線で対応）搭載電源数：4ch（100V+50Vx3ch）+1ch（100V:トリガパルス用電源）電流・電圧精度：±（1%＋5mA） , ±（2%＋50mV）印加回数：1～99回