ラッチアップ（Latch-up）試験
ラッチアップ（Latch-up）試験
CMOSデバイスは、構造上デバイス内部にバイポーラ型の寄生トランジスタ回路が構成され、それがサイリスタと同じ構成になることから、外来サージ等でトリガされるとこのサイリスタがターンオンし、過大な電流が流れ続けます。この過大な電流が流れ続けるラッチアップ現象に対する耐性を評価する為の試験です。
- 国内外の公的試験規格（表2）に準拠したラッチアップ試験をご提供します。
- 試験規格に関するご質問や、サンプル数に応じた試験プランの提案も承ります。
- 試験装置（図1）に必要な専用試験ボード（図2）の作製を承ります。
- 09年7月時点でラッチアップ用汎用試験ボードを70枚用意しております。
- ボード作製にはソケットが必要です。ソケットが無い場合は、ソケットの注文から手配を承ります。
- 少ピン数デバイスの場合、専用試験ボードを作製せず、既存の試験ボードで代用するQuick Look試験も承ります。（図5.1、5.2）
表2．ラッチアップ試験規格
| 試験方法 | 準拠規格 | 主な試験条件 | |||
|---|---|---|---|---|---|
| 日本 | 米国 | 欧州 | |||
| 一般 | 車載 | ||||
| パルス電流注入法 I-Test |
JEITA ED4701 300-2 | JESD 78B | AEC-Q100-004 | IEC 60749-29 | パルス幅：10us～1s パルス印加数：単一極性1回 試験周囲温度：室温又は最大動作保証温度 |
| 電源過電圧法 Supply Over Voltage Test |
|||||
| コンデンサ放電法 C-Charge Test |
EIAJ委員会内部資料 AB-6201（1987） |
- | - | - | 放電容量＝200pF、放電抵抗=0Ω パルス印加数：個別 試験周囲温度：個別 |
ラッチアップ（Latch-up）対策事例
ラッチアップ（Latch-up）対策事例
| 対象分野 | 顧客業種 | トラブル内容 | 原因と対策 |
|---|---|---|---|
| ラッチアップ | 半導体デバイス受託設計 | ラッチアップ耐性の目標値未達 | I/O端子直近内部回路のラッチアップ。 I/O端子の配線抵抗とガードリングを改良による対処をご提案。 |
【お問い合わせ先】
- デバイス評価事業部
- 電話：03-5920-2366 ファックス：03-5920-2306
